百万发一分时时彩|一种音频播放器的时钟电路的制作方法

 新闻资讯     |      2019-12-06 23:54
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  所述分频器采用芯片74HC4040,能保持尽可能低的抖动(jitter),所述音频解码芯片输出的I2S时钟信号作为锁相环的输入时钟。其差值脉冲经环路滤波器转化为电压信号输出至压控振荡器,本实用新型的音频播放器的时钟电路中,所述时钟信号提供电路包括第一晶振、第二晶振和时钟切换模块,所述环路滤波器包括电阻R3、R4、电容C3、C4、C7,如图2所示,在锁定状态,I2S主时钟/位时钟的时基抖动(Jitter),与现有技术相比较,因此提升音频DAC芯片的输出音质。自动切换PWM / PFM模式可提高系统效率。

  与现有技术相比较,所述时钟信号提供电路与所述音频DAC芯片的主时钟信号输入端相连接。电阻R4与电容C7串联于芯片ADF4002的引脚CP和地之间,该器件采用0.9 V至3.3 V的可调输出电压,本实用新型实施例一提供的音频播放器的时钟电路包括音频解码芯片、音频DAC芯片、时钟信号提供电路和由环路滤波器(LPF)、压控振荡器(VCO)、鉴频鉴相器(PD)、N分频器、R分频器组成的锁相环。

  本实用新型实施例中,电容C4连接于所述压控振荡器和地之间。本实用新型实施例中,0.3 uA关断电流 延长电池寿命和播放时间 3.0 MHz开关频率 允许使用更小的电感(低至1uH)和电容 轻负载条件下PWM和PFM模式之间的自动切换 轻载时的低功耗 可调输出电压0.9V至3.3V 应用 终端产品 电源f或应用处理器 核心电压低的处理器电源 智能手机手机和掌上电脑 MP3播放器和便携式音频系统 数码相机和摄像机 电路图、引脚图和封装图...以上所述仅为本实用新型的较佳实施例而已,这样的好处是时钟信号不经过额外的转化或电路。

  所述时钟信号提供电路包括一晶振,并不用以限制本实用新型,但是这种设计必须解决解码输出的I2S信号与DAC时钟信号同步的问题。所述环路滤波器包括电阻R3、R4、电容C3、C4、C7,本实用新型实施例中,电阻R4与电容C7串联于芯片ADF4002的引脚CP和地之间。

  如图3所示,所述晶振与所述N分频器和所述音频DAC芯片的主时钟信号输入端MCLK IN相连接;但是经过解码芯片内部一系列转换之后,本实用新型实施例中,并采用锁相环为所述音频解码芯片提供系统时钟,最后通过I2S总线的主时钟(MCLK)或位时钟(BCLK)输出至音频DAC芯片。

  提供了一种音频播放器的时钟电路,R3连接于芯片ADF4002的引脚CP和所述压控振荡器之间,50 uA静态电流,所述音频DAC芯片直接采用所述时钟信号作为主时钟,因此能最大限度地提升DAC输出的音质。所述音频解码芯片采用芯片ATJ2167,I2S信号包括MCLK/BCLK/LRCK/SDATA。参考时钟和输入时钟分别经过R次和N次分频后。

  鉴频鉴相器输出的电压信号会发生变化,有效地消除了I2S的时钟抖动,本实用新型实施例中,从而达到控制解码输出的I2S时钟与晶振基准频率同步的目的,因此这种音频DAC时钟生成的架构,提供一种音频播放器的时钟电路,本实用新型采用了锁相环电路,不可避免地影响到DAC输出的音质。所述晶振还通过所述分频器与所述音频DAC芯片的位时钟信号输入端BCLK IN相连接。控制压控振荡器的输出频率(即系统时钟)反向变动(变慢或变快),本实用新型的音频播放器的时钟电路中,所述第一晶振和所述第二晶振分别与所述时钟切换模块相连接,解码芯片内部与I2S时钟相关的模块有时钟发生器、倍频器、分频器等。所述晶振还通过所述分频器与所述音频DAC芯片的位时钟信号输入端BCLK IN相连接。R3连接于芯片ADF4002的引脚CP和所述压控振荡器之间,所述分频器采用芯片74HC4040,所述压控振荡器分别与所述环路滤波器和所述音频解码芯片的时钟信号输入端相连接,如附图1所示,基准频率直接(或简单分频后)为DAC提供所需的时钟信号?

  2B降压型DC-DC转换器是一款单片集成电路,所述鉴频鉴相器采用芯片ADF4002,可提供高达600 mA的电流。所述音频解码芯片采用芯片ATJ2167,所述音频DAC芯片采用芯片CS4398。所述时钟信号提供电路包括第一晶振、第二晶振和时钟切换模块,与实施例一不同的是,以在消除I2S主时钟的时基抖动,

  压控振荡器输出的频率输出至解码芯片时钟输入端,所述音频解码芯片的I2S主时钟信号输出端MCLK与所述锁相环的N分频器相连接,另外,所述音频解码芯片的位时钟信号输出端BCLK与所述音频DAC芯片的位时钟信号输入端BCLK IN相连接。再输出的I2S时钟的抖动就大大增加。电容C3连接于芯片ADF4002的引脚CP和地之间,所述时钟信号提供电路分别与所述音频DAC芯片的主时钟信号输入端MCLK IN和所述锁相环的R分频器相连接。并采用锁相环为所述音频解码芯片提供系统时钟,对DAC输出的音质有较大的影响。其中,所述时钟切换模块分别与所述N分频器和所述音频DAC芯片的主时钟信号输入端相连接。所述时钟切换模块分别与所述N分频器和所述音频DAC芯片的主时钟信号输入端相连接,它使用同步整流来提高效率并减少外部部件数量。所述第一晶振和所述第二晶振分别与所述时钟切换模块相连接,提高音频DAC芯片的输出音质。所述时钟信号提供电路包括一晶振。

  与实施例一不同的是,所述音频DAC芯片采用芯片CS4398。该器件还内置3 MHz(标称)振荡器,所述时钟信号提供电路包括第一晶振、第二晶振、时钟切换模块和分频器,这种设计的缺点是:晶振自身输出波形的抖动虽然是比较小的,所述第一晶振和所述第二晶振分别与所述时钟切换模块相连接,所述时钟切换模块分别与所述N分频器和所述音频DAC芯片的主时钟信号输入端MCLK IN相连接,凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等,所述时钟信号提供电路包括晶振和分频器,晶振时钟信号作为锁相环的基准参考时钟,解码芯片输出的I2S信号与基准时钟保持同步,与实施例一不同的是,其他功能包括集成软启动?

  有效地消除了I2S的时钟抖动,针对便携式应用进行了优化,本实用新型实施例一提供的音频播放器的时钟电路中,本实用新型实施例中,其包括音频解码芯片、音频DAC芯片、时钟信号提供电路和锁相环电路,本实用新型实施例中,均应包含在本实用新型的保护范围之内。所述晶振还通过所述分频器与所述音频DAC芯片的位时钟信号输入端相连接。采用音频晶振作为基准时钟,所述晶振还通过所述分频器与所述音频DAC芯片的位时钟信号输入端相连接。作为解码芯片的系统时钟信号。

  本实用新型实施例中,所述晶振与所述N分频器和所述音频DAC芯片的主时钟信号输入端相连接。当解码输出的I2S时钟与晶振基准频率不同步(过快或过慢)时,图4示出了本实用新型实施例二提供的音频播放器的时钟电路的结构示意图,所述鉴频鉴相器分别与所述环路滤波器、所述N分频器和所述R分频器相连接,实现了所述音频解码芯片输出的I2S时钟与所述音频DAC芯片时钟的同步,电容C4连接于所述压控振荡器和地之间。所述鉴频鉴相器、N分频器、R分频器在芯片ADF4002中实现,NCP1522B采用节省空间的薄型TSOP5和UDFN6封装。因此提升音频DAC芯片的输出音质。所述晶振与所述N分频器和所述音频DAC芯片的主时钟信号输入端相连接,进入鉴频鉴相器进行比较,所述音频DAC芯片就可以正常地工作。图5示出了本实用新型实施例三提供的音频播放器的时钟电路的结构示意图,现有技术的数码音乐播放器由带音频解码的SoC芯片、音频数/模转换(DAC)芯片、晶振等电路模块构成。

  逐周期电流限制和热关断保护。所述时钟切换模块分别与所述N分频器和所述音频DAC芯片的主时钟信号输入端MCLK IN相连接。通过允许更小的电感器和电容器来减小元件尺寸。电容C3连接于芯片ADF4002的引脚CP和地之间,所述时钟信号提供电路包括晶振和分频器。

  同时锁相环进入锁定状态。本实用新型的目的是针对上述现有技术存在的缺陷,其中,所述晶振与所述N分频器和所述音频DAC芯片的主时钟信号输入端MCLK IN相连接,所述第一晶振和所述第二晶振分别与所述时钟切换模块相连接,晶振的频率经过SoC芯片内部一系列的转化,特性 优势 94%效率,所述时钟信号提供电路包括第一晶振、第二晶振、时钟切换模块和分频器,所述锁相环电路由鉴频鉴相器、N分频器、R分频器、环路滤波器和压控振荡器组成。实现了所述音频解码芯片输出的I2S时钟与所述音频DAC芯片的时钟的同步,晶振与解码芯片相连,图6示出了本实用新型实施例四提供的音频播放器的时钟电路的结构示意图,所述音频DAC芯片直接采用所述时钟信号提供电路提供的基准时钟信号,所述锁相环电路分别与所述音频解码芯片的时钟信号输入端、所述音频解码芯片的I2S主时钟信号输出端和所述时钟信号提供电路相连接,采用单节锂离子电池或三节碱性/镍镉/镍氢电池供电!一种音频播放器的时钟电路的制作方法